翊傑科技股份有限公司成立於1999年,是客戶委託自有規格ASIC 和系統單晶片 (SoC) 前段及後段數模混合設計解決方案的領導供應商
EES為全球IC設計公司與系統公司提供設計以及統包(量產)服務。業內已認可本公司能力包括ASIC設計的規格討論與制定, 研發工程實力及背景、海外客戶委託設計及完成經驗、以及能精確符合設計需求, 和客戶共同解決技術及量產經驗。

EES利用先進的設計技術而證明可對客戶提供最佳的解決方案、達成客戶的業務目標。EES也提供有效的設計方法以及一系列先進的矽智財(IP)和專業人才,能協助客戶邁入奈米的設計領域。EES的總部位在臺灣的新竹市,亦有派駐韓國的代表。毅杰信息技術(上海)有限公司的總部成立於上海,並有深圳分公司。

管理團隊

蘇進成

執行長兼總經理

張寶興

營運副總

李世蘊

業務副總

林聖凱

研發工程處處長

楊旭界

專案管理處處長

里程碑

1999年成立、總部設立於臺灣新竹
2000年于臺北成立設計中心
2001于聖荷西成立美國辦公室
2001年于中國上海成立合資公司
2002年4月ISO 9001- 2000認證
2004年于上海成立EES China
2007年與Arasan晶片系統公司策略聯盟推動USB IP及設計服務在中國銷售
2008年 協助客戶完成規格制定,設計電感式觸控ASIC及量產, 客戶成為全球唯二擁有專利的電感式觸控的供應商,成功進入觸控市場
2009 年MIPS科技與翊傑科技共同合作完成CPU 硬核設達到超過900 Mhz (TSMC65nm) ,開始為中國大陸與臺灣的半導體公司提供MIPS架構方案
2011 年與韓國客戶合作開發電容式式觸控ASIC並成功進入量產
2012 年與客戶合作開發超低功耗 (超過10個可關閉電源、休眠低於1 uA) M0 base ASIC設計服務,進入數位測量儀錶客戶
2014 年與客戶合作開發高階測試儀器控制ASIC及相關客製化類比及數位IP,並成功進入量產,客戶產品線及競爭力提升
2016 年與客戶合作開發DAB ASIC及相關客制化類比IP,並協助客戶導入55nm制程低功耗架構及設計,並順利進入量產
2018 年與領先RFIP (Zigbee, BLE5, BLES5.1)廠商策略聯盟,為客戶完成首顆工業4.0物聯網 SoC ASIC 單晶片‧包含規格制訂、IC設計、驗證及生產,成功進入AI/IoT 的領域

翊傑科技成功事蹟


    • ▸ 過去超過800件準時且成功的產品Tapeout,其中並包含許多市場中最複雜的設計。
    • ▸ 與許多方案供應商建立密切夥伴關係
    • ▸ 有廣泛的IP選擇方案
    • ▸ 對目前先進技術, 都有實際操作且成功的經驗
    • ▸ 嚴格控制客戶的資料安全
    • ▸ 迅速且負責的鄰近據點工程支援
    • ▸ 品質導向的標準化作業流程
    • ▸ 具競爭力的NRE與單價
    • ▸ 靈活且客制化的商業模式


設計要點:
  • 製程: 180nm LP 1P5M
  • 邏輯閘數: 200K
  • 頻率: 30MHz
  • 矽智財:
    • 低噪比較器
    • 電源管理單元
    • 超低靜態電流功率
    • 類比數位轉換器

狀態: 已量產

產品設計面臨之挑戰:
  • 待機電流 < 1.0uA
  • RF介面低噪訊號處理
設計要點:
  • 製程: 180nm GP 1P5M
  • 邏輯閘數: 100K
  • 頻率: 30MHz
  • 矽智財:
    • 低噪比較器
    • 可編程增益控制器

狀態: 已量產

產品設計面臨之挑戰:
  • 可編程增益控制器
設計要點:
  • 製程: 55nm LP 1P7M
  • 邏輯閘數: 1M+ 30 Macro
  • 頻率: 100MHz
  • 矽智財:
    • RF 收發模塊
    • 低功耗SRAM

狀態: 已量產

產品設計面臨之挑戰:
  • 超過10個電源領域
  • CPF/UPF 設計
設計要點:
  • 製程: 180nm LP 1P5M
  • 邏輯閘數: 20K+ 4Macro
  • 頻率: 1000 MHz
  • 矽智財:
    • 低壓偽ECL
    • 超低抖動 PLL

狀態: 已量產

產品設計面臨之挑戰:
  • 超低抖動 PLL
  • 低壓偽ECL
設計要點:
  • 製程: 180nm LP 1P5M
  • 邏輯閘數: 20K+ 20Macro
  • 頻率: 40 MHz
  • 矽智財:
    • 感測器

狀態: 已量產
設計要點:
  • 製程: 28nm LP 1P7M
  • 邏輯閘數:2M+ 200Macro
  • 頻率:: 333 MHz

狀態: 已量產

產品設計面臨之挑戰:
  • 內存自我測試架構設計
    • MBIST diagnosis fail location
    • MBIST gate count reducing
    • Congestion handling of MBIST groups
    • Balance the MBIST gate count and congestion
設計要點:
  • 製程: 65nm LP 1P6M
  • 頻率: ~400Mhz

狀態: 已量產

產品設計面臨之挑戰:
  • 多重電壓/電源設計
  • 2個可關電源/1個不關電源
  • 低電壓時序優化
  • 多重電壓時序優化
設計要點:
  • 製程:: 55nm ULL 1P7M
  • 邏輯閘數:10M+30 Macro
  • 頻率: 850MHz

狀態:工程品

產品設計面臨之挑戰:
  • Multi-corner/multi-mode 優化
  • 高速 850Mhz CPU 硬核整合
  • Data-cache/Instruction-cache 速度為 750Mhz
  • 以優化信號偏移達到850Mhz
  • 低功耗跟高速設計的融合
設計要點:
  • 製程:65nm 1P9M
  • 邏輯閘數: ~6M+ ~100 Macro
  • 頻率: 650MHz
  • 矽智財
    • DDRII/ III
    • 類比前端設計
    • MIPS24Kec
    • 多重規格解碼器
    • LVDS
    • HDMI
    • Video decoder w/ Comb filter
    • Scaler

狀態: 已量產

產品設計面臨之挑戰:
  • Multi-corner/multi-mode 優化
  • 電源優化
設計要點:
  • 製程:90nm 1P7M
  • 邏輯閘數: 450K+40 Macro
  • 矽智財
    • USB PHY
    • Audio DAC/ADC
  • 頻率: 100MHz

狀態: 已量產

產品設計面臨之挑戰:
  • Multi-corner/multi-mode 優化
  • 漏電優化
設計要點:
  • 製程: 90nm 1P7M
  • 邏輯閘數: 500K+42 Macro
  • 頻率: 100MHz
  • 矽智財
    • USB PHY
    • audio DAC/ADC

狀態: 已量產

產品設計面臨之挑戰:
  • Multi-corner/multi-mode 優化
  • 漏電優化
設計要點:
  • 製程: 90LP 1P6M
  • 邏輯閘數: 470K+17 Macro
  • 頻率:120MHz
  • 矽智財
    • 多重電壓IO
    • Bandgap
    • ARM11 硬核

狀態: 已量產

產品設計面臨之挑戰:
  • 數位介面時序修正
  • 時序優化
  • RDL層電源分佈優化
設計要點:
  • 製程::55nm LPE 1P7M
  • 邏輯閘數: 8M+ 200 Macro
  • 頻率: 400MHz
  • 矽智財
    • 高速DSP
    • RF macro
    • Fractional PLL

狀態: 已量產

產品設計面臨之挑戰:
  • DDR 介面
  • RF介面低噪訊號處理
  • 高速內核優化
  • 以 CPF/UPF 流程來關閉電源

翊傑科技所提供的服務


本公司由RTL設計起、經由完成P&R而直到最後IC產品的封裝與測試,都能提供全方位的靈活且多樣化服務模式 (例如ASIC生產所要的系統規格、GDS所用的RTL/Netlist、晶圓或IC封裝所用的GDS)。
EE Solutions也聯合許多抱有共同目標的設計夥伴,能協助IC或系統公司加速完成他們的設計。HDMI Tx/Rx、Ethernet 10/100M MAC/PHY、PCI Express PHY/Controller、USB 2.0 high-speed OTG、SerDes等都是我們智慧財產權的例子。
自翊傑科技成立起已經為全球IC或系統領導公司生產了數百萬顆IC產品。本公司可靠且傑出的服務已為我們建立良好的聲譽。

  • 由RTL到量產
  • 由Netlist到量產
  • DFT/Scan insertion、JTAG insertion、ATPG、pattern模擬、MBIST
  • 階層式設計分割
  • STA
  • 實體合成
  • 時鐘樹合成
  • Place & Routing - single pass
  • 串音分析和自動修正
  • 正式檢查
  • 佈局圖轉移
  • 佈局圖驗證
  • 時序驗證
  • 合成
  • 閘級時序驗證
  • DFT/Scan insertion、JTAG insertion、ATPG、pattern模擬、MBIST
  • RTL設計準則檢查–floating input/output、combinational loop clock report
  • 測試向量的轉換
  • IP開發和整合
  • FPGA netlist轉為ASIC netlist–記憶體重組、單元轉換等
  • 合成
  • 閘級時序驗證
  • 系統架構
  • 前端設計,包含數位RTL和類比設計
  • 合成和DFT
  • 後端流程:包含AP&R、晶圓制程、測試、和封裝
  • 後勤
  • 裝置驅動程式的開發;甚至作業系統核心的移植